fpga: e320: Fix timeout for timekeeper registers
This implements the same change that was made for E31x. The same issue wasn't reproduced on N3xx, however this change keeps the code consistent and eliminates the potential for the same problem. Original-commit: 9c4a23f0a2a2d38ace75e4ab29f6f62f64155d81
This commit is contained in:
Wade Fife
+215
-122
@@ -178,6 +178,7 @@ module e320_core #(
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output reg [31:0] dboard_ctrl,
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output reg [31:0] dboard_ctrl,
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output reg [15:0] device_id
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output reg [15:0] device_id
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);
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);
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`include "../../lib/rfnoc/core/ctrlport.vh"
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/////////////////////////////////////////////////////////////////////////////////
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/////////////////////////////////////////////////////////////////////////////////
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//
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//
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@@ -202,8 +203,12 @@ module e320_core #(
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/////////////////////////////////////////////////////////////////////////////////
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/////////////////////////////////////////////////////////////////////////////////
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// Register base
|
// Register base
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localparam REG_BASE_MISC = 14'h0;
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localparam [CTRLPORT_ADDR_W-1:0] REG_BASE_MISC = 20'h0;
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localparam REG_BASE_TIMEKEEPER = 14'h1000;
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localparam [CTRLPORT_ADDR_W-1:0] REG_BASE_TIMEKEEPER = 20'h1000;
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// Register region sizes. Give each register region a 256-byte window.
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localparam REG_GLOB_ADDR_W = 8;
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localparam REG_TIMEKEEPER_ADDR_W = 8;
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// Misc Registers
|
// Misc Registers
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localparam REG_COMPAT_NUM = REG_BASE_MISC + 14'h00;
|
localparam REG_COMPAT_NUM = REG_BASE_MISC + 14'h00;
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||||||
@@ -226,7 +231,7 @@ module e320_core #(
|
|||||||
localparam REG_DBOARD_STATUS = REG_BASE_MISC + 14'h44;
|
localparam REG_DBOARD_STATUS = REG_BASE_MISC + 14'h44;
|
||||||
localparam REG_NUM_TIMEKEEPERS = REG_BASE_MISC + 14'h48;
|
localparam REG_NUM_TIMEKEEPERS = REG_BASE_MISC + 14'h48;
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||||||
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||||||
localparam NUM_TIMEKEEPERS = 16'd1;
|
localparam NUM_TIMEKEEPERS = 1;
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||||||
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||||||
wire m_ctrlport_req_wr;
|
wire m_ctrlport_req_wr;
|
||||||
wire m_ctrlport_req_rd;
|
wire m_ctrlport_req_rd;
|
||||||
@@ -240,19 +245,6 @@ module e320_core #(
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|||||||
reg [31:0] fp_gpio_master_reg = 32'h0;
|
reg [31:0] fp_gpio_master_reg = 32'h0;
|
||||||
reg [31:0] fp_gpio_src_reg = 32'h0;
|
reg [31:0] fp_gpio_src_reg = 32'h0;
|
||||||
|
|
||||||
wire reg_wr_req;
|
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||||||
wire [REG_AWIDTH-1:0] reg_wr_addr;
|
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||||||
wire [REG_DWIDTH-1:0] reg_wr_data;
|
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||||||
wire reg_rd_req;
|
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||||||
wire [REG_AWIDTH-1:0] reg_rd_addr;
|
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||||||
wire reg_rd_resp;
|
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||||||
wire [REG_DWIDTH-1:0] reg_rd_data;
|
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||||||
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reg reg_rd_resp_glob;
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||||||
reg [REG_DWIDTH-1:0] reg_rd_data_glob;
|
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wire reg_rd_resp_tk;
|
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||||||
wire [REG_DWIDTH-1:0] reg_rd_data_tk;
|
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||||||
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||||||
reg [31:0] scratch_reg = 32'h0;
|
reg [31:0] scratch_reg = 32'h0;
|
||||||
reg [31:0] bus_counter = 32'h0;
|
reg [31:0] bus_counter = 32'h0;
|
||||||
|
|
||||||
@@ -263,55 +255,156 @@ module e320_core #(
|
|||||||
bus_counter <= bus_counter + 32'd1;
|
bus_counter <= bus_counter + 32'd1;
|
||||||
end
|
end
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||||||
// Regport Master to convert AXI4-Lite to regport
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axil_regport_master #(
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/////////////////////////////////////////////////////////////////////////////
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.DWIDTH (REG_DWIDTH), // Width of the AXI4-Lite data bus (must be 32 or 64)
|
//
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.AWIDTH (REG_AWIDTH), // Width of the address bus
|
// Bus Bridge
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.WRBASE (0), // Write address base
|
//
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||||||
.RDBASE (0), // Read address base
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/////////////////////////////////////////////////////////////////////////////
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||||||
.TIMEOUT (10) // log2(timeout). Read will timeout after (2^TIMEOUT - 1) cycles
|
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) core_regport_master_i (
|
// We need a really long timeout for CtrlPort transactions, since the
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||||||
// Clock and reset
|
// radio_clk for the timekeeper might be really slow compared to s_axi_aclk.
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||||||
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localparam CTRLPORT_TIMEOUT = 20;
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||||||
|
wire cp_req_wr_aclk;
|
||||||
|
wire cp_req_rd_aclk;
|
||||||
|
wire [CTRLPORT_ADDR_W-1:0] cp_req_addr_aclk;
|
||||||
|
wire [CTRLPORT_DATA_W-1:0] cp_req_data_aclk;
|
||||||
|
wire cp_resp_ack_aclk;
|
||||||
|
wire [ CTRLPORT_STS_W-1:0] cp_resp_status_aclk;
|
||||||
|
wire [CTRLPORT_DATA_W-1:0] cp_resp_data_aclk;
|
||||||
|
|
||||||
|
// Convert the AXI4-Lite transactions to CtrlPort
|
||||||
|
axil_ctrlport_master #(
|
||||||
|
.TIMEOUT (CTRLPORT_TIMEOUT),
|
||||||
|
.AXI_AWIDTH (REG_AWIDTH),
|
||||||
|
.CTRLPORT_AWIDTH (CTRLPORT_ADDR_W)
|
||||||
|
) axil_ctrlport_master_i (
|
||||||
.s_axi_aclk (s_axi_aclk),
|
.s_axi_aclk (s_axi_aclk),
|
||||||
.s_axi_aresetn (s_axi_aresetn),
|
.s_axi_aresetn (s_axi_aresetn),
|
||||||
// AXI4-Lite: Write address port (domain: s_axi_aclk)
|
|
||||||
.s_axi_awaddr (s_axi_awaddr),
|
.s_axi_awaddr (s_axi_awaddr),
|
||||||
.s_axi_awvalid (s_axi_awvalid),
|
.s_axi_awvalid (s_axi_awvalid),
|
||||||
.s_axi_awready (s_axi_awready),
|
.s_axi_awready (s_axi_awready),
|
||||||
// AXI4-Lite: Write data port (domain: s_axi_aclk)
|
|
||||||
.s_axi_wdata (s_axi_wdata),
|
.s_axi_wdata (s_axi_wdata),
|
||||||
.s_axi_wstrb (s_axi_wstrb),
|
.s_axi_wstrb (s_axi_wstrb),
|
||||||
.s_axi_wvalid (s_axi_wvalid),
|
.s_axi_wvalid (s_axi_wvalid),
|
||||||
.s_axi_wready (s_axi_wready),
|
.s_axi_wready (s_axi_wready),
|
||||||
// AXI4-Lite: Write response port (domain: s_axi_aclk)
|
|
||||||
.s_axi_bresp (s_axi_bresp),
|
.s_axi_bresp (s_axi_bresp),
|
||||||
.s_axi_bvalid (s_axi_bvalid),
|
.s_axi_bvalid (s_axi_bvalid),
|
||||||
.s_axi_bready (s_axi_bready),
|
.s_axi_bready (s_axi_bready),
|
||||||
// AXI4-Lite: Read address port (domain: s_axi_aclk)
|
|
||||||
.s_axi_araddr (s_axi_araddr),
|
.s_axi_araddr (s_axi_araddr),
|
||||||
.s_axi_arvalid (s_axi_arvalid),
|
.s_axi_arvalid (s_axi_arvalid),
|
||||||
.s_axi_arready (s_axi_arready),
|
.s_axi_arready (s_axi_arready),
|
||||||
// AXI4-Lite: Read data port (domain: s_axi_aclk)
|
|
||||||
.s_axi_rdata (s_axi_rdata),
|
.s_axi_rdata (s_axi_rdata),
|
||||||
.s_axi_rresp (s_axi_rresp),
|
.s_axi_rresp (s_axi_rresp),
|
||||||
.s_axi_rvalid (s_axi_rvalid),
|
.s_axi_rvalid (s_axi_rvalid),
|
||||||
.s_axi_rready (s_axi_rready),
|
.s_axi_rready (s_axi_rready),
|
||||||
// Register port: Write port (domain: reg_clk)
|
.m_ctrlport_req_wr (cp_req_wr_aclk),
|
||||||
.reg_clk (bus_clk),
|
.m_ctrlport_req_rd (cp_req_rd_aclk),
|
||||||
.reg_wr_req (reg_wr_req),
|
.m_ctrlport_req_addr (cp_req_addr_aclk),
|
||||||
.reg_wr_addr (reg_wr_addr),
|
.m_ctrlport_req_portid (),
|
||||||
.reg_wr_data (reg_wr_data),
|
.m_ctrlport_req_rem_epid (),
|
||||||
.reg_wr_keep (/*unused*/),
|
.m_ctrlport_req_rem_portid (),
|
||||||
// Register port: Read port (domain: reg_clk)
|
.m_ctrlport_req_data (cp_req_data_aclk),
|
||||||
.reg_rd_req (reg_rd_req),
|
.m_ctrlport_req_byte_en (),
|
||||||
.reg_rd_addr (reg_rd_addr),
|
.m_ctrlport_req_has_time (),
|
||||||
.reg_rd_resp (reg_rd_resp),
|
.m_ctrlport_req_time (),
|
||||||
.reg_rd_data (reg_rd_data)
|
.m_ctrlport_resp_ack (cp_resp_ack_aclk),
|
||||||
|
.m_ctrlport_resp_status (cp_resp_status_aclk),
|
||||||
|
.m_ctrlport_resp_data (cp_resp_data_aclk)
|
||||||
);
|
);
|
||||||
|
|
||||||
//--------------------------------------------------------------------
|
wire cp_req_wr;
|
||||||
|
wire cp_req_rd;
|
||||||
|
wire [CTRLPORT_ADDR_W-1:0] cp_req_addr;
|
||||||
|
wire [CTRLPORT_DATA_W-1:0] cp_req_data;
|
||||||
|
wire cp_resp_ack;
|
||||||
|
wire [ CTRLPORT_STS_W-1:0] cp_resp_status;
|
||||||
|
wire [CTRLPORT_DATA_W-1:0] cp_resp_data;
|
||||||
|
|
||||||
|
// Cross transactions from s_axi_clk to bus_clk domain
|
||||||
|
ctrlport_clk_cross ctrlport_clk_cross_i (
|
||||||
|
.rst (~s_axi_aresetn),
|
||||||
|
.s_ctrlport_clk (s_axi_aclk),
|
||||||
|
.s_ctrlport_req_wr (cp_req_wr_aclk),
|
||||||
|
.s_ctrlport_req_rd (cp_req_rd_aclk),
|
||||||
|
.s_ctrlport_req_addr (cp_req_addr_aclk),
|
||||||
|
.s_ctrlport_req_portid ({CTRLPORT_PORTID_W{1'b0}}),
|
||||||
|
.s_ctrlport_req_rem_epid ({CTRLPORT_REM_EPID_W{1'b0}}),
|
||||||
|
.s_ctrlport_req_rem_portid ({CTRLPORT_PORTID_W{1'b0}}),
|
||||||
|
.s_ctrlport_req_data (cp_req_data_aclk),
|
||||||
|
.s_ctrlport_req_byte_en ({CTRLPORT_BYTE_EN_W{1'b1}}),
|
||||||
|
.s_ctrlport_req_has_time (1'b0),
|
||||||
|
.s_ctrlport_req_time ({CTRLPORT_TIME_W{1'b0}}),
|
||||||
|
.s_ctrlport_resp_ack (cp_resp_ack_aclk),
|
||||||
|
.s_ctrlport_resp_status (cp_resp_status_aclk),
|
||||||
|
.s_ctrlport_resp_data (cp_resp_data_aclk),
|
||||||
|
.m_ctrlport_clk (bus_clk),
|
||||||
|
.m_ctrlport_req_wr (cp_req_wr),
|
||||||
|
.m_ctrlport_req_rd (cp_req_rd),
|
||||||
|
.m_ctrlport_req_addr (cp_req_addr),
|
||||||
|
.m_ctrlport_req_portid (),
|
||||||
|
.m_ctrlport_req_rem_epid (),
|
||||||
|
.m_ctrlport_req_rem_portid (),
|
||||||
|
.m_ctrlport_req_data (cp_req_data),
|
||||||
|
.m_ctrlport_req_byte_en (),
|
||||||
|
.m_ctrlport_req_has_time (),
|
||||||
|
.m_ctrlport_req_time (),
|
||||||
|
.m_ctrlport_resp_ack (cp_resp_ack),
|
||||||
|
.m_ctrlport_resp_status (cp_resp_status),
|
||||||
|
.m_ctrlport_resp_data (cp_resp_data)
|
||||||
|
);
|
||||||
|
|
||||||
|
wire cp_glob_req_wr;
|
||||||
|
wire cp_glob_req_rd;
|
||||||
|
wire [CTRLPORT_ADDR_W-1:0] cp_glob_req_addr;
|
||||||
|
wire [CTRLPORT_DATA_W-1:0] cp_glob_req_data;
|
||||||
|
reg cp_glob_resp_ack = 1'b0;
|
||||||
|
reg [CTRLPORT_DATA_W-1:0] cp_glob_resp_data = 1'bX;
|
||||||
|
|
||||||
|
wire cp_tk_req_wr;
|
||||||
|
wire cp_tk_req_rd;
|
||||||
|
wire [CTRLPORT_ADDR_W-1:0] cp_tk_req_addr;
|
||||||
|
wire [CTRLPORT_DATA_W-1:0] cp_tk_req_data;
|
||||||
|
wire cp_tk_resp_ack;
|
||||||
|
wire [CTRLPORT_DATA_W-1:0] cp_tk_resp_data;
|
||||||
|
|
||||||
|
// Split the CtrlPort for the global registers and the timekeeper registers
|
||||||
|
ctrlport_decoder_param #(
|
||||||
|
.NUM_SLAVES (2),
|
||||||
|
.PORT_BASE ({ REG_BASE_TIMEKEEPER, REG_BASE_MISC }),
|
||||||
|
.PORT_ADDR_W ({ REG_TIMEKEEPER_ADDR_W, REG_GLOB_ADDR_W })
|
||||||
|
) ctrlport_decoder_param_i (
|
||||||
|
.ctrlport_clk (bus_clk),
|
||||||
|
.ctrlport_rst (bus_rst),
|
||||||
|
.s_ctrlport_req_wr (cp_req_wr),
|
||||||
|
.s_ctrlport_req_rd (cp_req_rd),
|
||||||
|
.s_ctrlport_req_addr (cp_req_addr),
|
||||||
|
.s_ctrlport_req_data (cp_req_data),
|
||||||
|
.s_ctrlport_req_byte_en ({CTRLPORT_BYTE_EN_W{1'b1}}),
|
||||||
|
.s_ctrlport_req_has_time (1'b0),
|
||||||
|
.s_ctrlport_req_time ({CTRLPORT_TIME_W{1'b0}}),
|
||||||
|
.s_ctrlport_resp_ack (cp_resp_ack),
|
||||||
|
.s_ctrlport_resp_status (cp_resp_status),
|
||||||
|
.s_ctrlport_resp_data (cp_resp_data),
|
||||||
|
.m_ctrlport_req_wr ({ cp_tk_req_wr, cp_glob_req_wr }),
|
||||||
|
.m_ctrlport_req_rd ({ cp_tk_req_rd, cp_glob_req_rd }),
|
||||||
|
.m_ctrlport_req_addr ({ cp_tk_req_addr, cp_glob_req_addr }),
|
||||||
|
.m_ctrlport_req_data ({ cp_tk_req_data, cp_glob_req_data }),
|
||||||
|
.m_ctrlport_req_byte_en (),
|
||||||
|
.m_ctrlport_req_has_time (),
|
||||||
|
.m_ctrlport_req_time (),
|
||||||
|
.m_ctrlport_resp_ack ({ cp_tk_resp_ack, cp_glob_resp_ack }),
|
||||||
|
.m_ctrlport_resp_status ({2{CTRL_STS_OKAY}}),
|
||||||
|
.m_ctrlport_resp_data ({ cp_tk_resp_data, cp_glob_resp_data })
|
||||||
|
);
|
||||||
|
|
||||||
|
|
||||||
|
/////////////////////////////////////////////////////////////////////////////
|
||||||
|
//
|
||||||
// Global Registers
|
// Global Registers
|
||||||
// -------------------------------------------------------------------
|
//
|
||||||
|
/////////////////////////////////////////////////////////////////////////////
|
||||||
|
|
||||||
// Write Registers
|
// Write Registers
|
||||||
always @ (posedge bus_clk) begin
|
always @ (posedge bus_clk) begin
|
||||||
@@ -323,118 +416,123 @@ module e320_core #(
|
|||||||
gps_ctrl <= 32'h3; // Default to gps_en, out of reset
|
gps_ctrl <= 32'h3; // Default to gps_en, out of reset
|
||||||
dboard_ctrl <= 32'h1; // Default to mimo
|
dboard_ctrl <= 32'h1; // Default to mimo
|
||||||
device_id <= 16'h0;
|
device_id <= 16'h0;
|
||||||
end else if (reg_wr_req) begin
|
cp_glob_resp_ack <= 1'b0;
|
||||||
case (reg_wr_addr)
|
cp_glob_resp_data <= 'bX;
|
||||||
REG_DEVICE_ID: begin
|
end begin
|
||||||
device_id <= reg_wr_data[15:0];
|
cp_glob_resp_ack <= 1'b0;
|
||||||
end
|
|
||||||
REG_FP_GPIO_MASTER: begin
|
if (cp_glob_req_wr) begin
|
||||||
fp_gpio_master_reg <= reg_wr_data;
|
cp_glob_resp_ack <= 1'b1;
|
||||||
end
|
|
||||||
REG_FP_GPIO_RADIO_SRC: begin
|
case (cp_glob_req_addr[REG_GLOB_ADDR_W-1:0])
|
||||||
fp_gpio_src_reg <= reg_wr_data;
|
REG_DEVICE_ID:
|
||||||
end
|
device_id <= cp_glob_req_data[15:0];
|
||||||
REG_SCRATCH: begin
|
|
||||||
scratch_reg <= reg_wr_data;
|
REG_FP_GPIO_MASTER:
|
||||||
end
|
fp_gpio_master_reg <= cp_glob_req_data;
|
||||||
|
|
||||||
|
REG_FP_GPIO_RADIO_SRC:
|
||||||
|
fp_gpio_src_reg <= cp_glob_req_data;
|
||||||
|
|
||||||
|
REG_SCRATCH:
|
||||||
|
scratch_reg <= cp_glob_req_data;
|
||||||
|
|
||||||
REG_CLOCK_CTRL: begin
|
REG_CLOCK_CTRL: begin
|
||||||
pps_select <= reg_wr_data[1:0];
|
cp_glob_resp_data <= 32'b0;
|
||||||
ref_select <= reg_wr_data[2];
|
pps_select <= cp_glob_req_data[1:0];
|
||||||
|
ref_select <= cp_glob_req_data[2];
|
||||||
end
|
end
|
||||||
REG_FP_GPIO_CTRL: begin
|
|
||||||
fp_gpio_ctrl <= reg_wr_data;
|
REG_FP_GPIO_CTRL:
|
||||||
end
|
fp_gpio_ctrl <= cp_glob_req_data;
|
||||||
REG_GPS_CTRL: begin
|
|
||||||
gps_ctrl <= reg_wr_data;
|
REG_GPS_CTRL:
|
||||||
end
|
gps_ctrl <= cp_glob_req_data;
|
||||||
REG_DBOARD_CTRL: begin
|
|
||||||
dboard_ctrl <= reg_wr_data;
|
REG_DBOARD_CTRL:
|
||||||
|
dboard_ctrl <= cp_glob_req_data;
|
||||||
|
|
||||||
|
default: begin
|
||||||
|
// Don't acknowledge if the address doesn't match
|
||||||
|
cp_glob_resp_ack <= 1'b0;
|
||||||
end
|
end
|
||||||
endcase
|
endcase
|
||||||
end
|
end
|
||||||
end
|
|
||||||
|
|
||||||
// Read Registers
|
if (cp_glob_req_rd) begin
|
||||||
always @ (posedge bus_clk) begin
|
cp_glob_resp_data <= 0; // Unused bits will read 0
|
||||||
if (bus_rst) begin
|
cp_glob_resp_ack <= 1'b1;
|
||||||
reg_rd_resp_glob <= 1'b0;
|
|
||||||
end
|
|
||||||
else begin
|
|
||||||
|
|
||||||
if (reg_rd_req) begin
|
case (cp_glob_req_addr[REG_GLOB_ADDR_W-1:0])
|
||||||
reg_rd_resp_glob <= 1'b1;
|
|
||||||
|
|
||||||
case (reg_rd_addr)
|
|
||||||
REG_DEVICE_ID:
|
REG_DEVICE_ID:
|
||||||
reg_rd_data_glob <= device_id;
|
cp_glob_resp_data <= { 16'd0, device_id };
|
||||||
|
|
||||||
REG_RFNOC_INFO:
|
REG_RFNOC_INFO:
|
||||||
reg_rd_data_glob <= {CHDR_WIDTH[15:0], RFNOC_PROTOVER[15:0]};
|
cp_glob_resp_data <= {CHDR_WIDTH[15:0], RFNOC_PROTOVER[15:0]};
|
||||||
|
|
||||||
REG_COMPAT_NUM:
|
REG_COMPAT_NUM:
|
||||||
reg_rd_data_glob <= {COMPAT_MAJOR[15:0], COMPAT_MINOR[15:0]};
|
cp_glob_resp_data <= {COMPAT_MAJOR[15:0], COMPAT_MINOR[15:0]};
|
||||||
|
|
||||||
REG_FP_GPIO_CTRL:
|
REG_FP_GPIO_CTRL:
|
||||||
reg_rd_data_glob <= fp_gpio_ctrl;
|
cp_glob_resp_data <= fp_gpio_ctrl;
|
||||||
|
|
||||||
REG_FP_GPIO_MASTER:
|
REG_FP_GPIO_MASTER:
|
||||||
reg_rd_data_glob <= fp_gpio_master_reg;
|
cp_glob_resp_data <= fp_gpio_master_reg;
|
||||||
|
|
||||||
REG_FP_GPIO_RADIO_SRC:
|
REG_FP_GPIO_RADIO_SRC:
|
||||||
reg_rd_data_glob <= fp_gpio_src_reg;
|
cp_glob_resp_data <= fp_gpio_src_reg;
|
||||||
|
|
||||||
REG_DATESTAMP:
|
REG_DATESTAMP:
|
||||||
reg_rd_data_glob <= build_datestamp;
|
cp_glob_resp_data <= build_datestamp;
|
||||||
|
|
||||||
REG_GIT_HASH:
|
REG_GIT_HASH:
|
||||||
`ifndef GIT_HASH
|
`ifndef GIT_HASH
|
||||||
`define GIT_HASH 32'h0BADC0DE
|
`define GIT_HASH 32'h0BADC0DE
|
||||||
`endif
|
`endif
|
||||||
reg_rd_data_glob <= `GIT_HASH;
|
cp_glob_resp_data <= `GIT_HASH;
|
||||||
|
|
||||||
REG_SCRATCH:
|
REG_SCRATCH:
|
||||||
reg_rd_data_glob <= scratch_reg;
|
cp_glob_resp_data <= scratch_reg;
|
||||||
|
|
||||||
REG_CLOCK_CTRL: begin
|
REG_CLOCK_CTRL: begin
|
||||||
reg_rd_data_glob <= 32'b0;
|
cp_glob_resp_data <= 32'b0;
|
||||||
reg_rd_data_glob[1:0] <= pps_select;
|
cp_glob_resp_data[1:0] <= pps_select;
|
||||||
reg_rd_data_glob[2] <= ref_select;
|
cp_glob_resp_data[2] <= ref_select;
|
||||||
reg_rd_data_glob[3] <= refclk_locked;
|
cp_glob_resp_data[3] <= refclk_locked;
|
||||||
end
|
end
|
||||||
|
|
||||||
REG_XADC_READBACK:
|
REG_XADC_READBACK:
|
||||||
reg_rd_data_glob <= xadc_readback;
|
cp_glob_resp_data <= xadc_readback;
|
||||||
|
|
||||||
REG_BUS_CLK_RATE:
|
REG_BUS_CLK_RATE:
|
||||||
reg_rd_data_glob <= BUS_CLK_RATE;
|
cp_glob_resp_data <= BUS_CLK_RATE;
|
||||||
|
|
||||||
REG_BUS_CLK_COUNT:
|
REG_BUS_CLK_COUNT:
|
||||||
reg_rd_data_glob <= bus_counter;
|
cp_glob_resp_data <= bus_counter;
|
||||||
|
|
||||||
REG_SFP_PORT_INFO:
|
REG_SFP_PORT_INFO:
|
||||||
reg_rd_data_glob <= sfp_ports_info;
|
cp_glob_resp_data <= sfp_ports_info;
|
||||||
|
|
||||||
REG_GPS_CTRL:
|
REG_GPS_CTRL:
|
||||||
reg_rd_data_glob <= gps_ctrl;
|
cp_glob_resp_data <= gps_ctrl;
|
||||||
|
|
||||||
REG_GPS_STATUS:
|
REG_GPS_STATUS:
|
||||||
reg_rd_data_glob <= gps_status;
|
cp_glob_resp_data <= gps_status;
|
||||||
|
|
||||||
REG_DBOARD_CTRL:
|
REG_DBOARD_CTRL:
|
||||||
reg_rd_data_glob <= dboard_ctrl;
|
cp_glob_resp_data <= dboard_ctrl;
|
||||||
|
|
||||||
REG_DBOARD_STATUS:
|
REG_DBOARD_STATUS:
|
||||||
reg_rd_data_glob <= dboard_status;
|
cp_glob_resp_data <= dboard_status;
|
||||||
|
|
||||||
REG_NUM_TIMEKEEPERS:
|
REG_NUM_TIMEKEEPERS:
|
||||||
reg_rd_data_glob <= NUM_TIMEKEEPERS;
|
cp_glob_resp_data <= NUM_TIMEKEEPERS;
|
||||||
|
|
||||||
default:
|
default: begin
|
||||||
reg_rd_resp_glob <= 1'b0;
|
// Don't acknowledge if the address doesn't match
|
||||||
endcase
|
cp_glob_resp_ack <= 1'b0;
|
||||||
end
|
end
|
||||||
else if (reg_rd_resp_glob) begin
|
endcase
|
||||||
reg_rd_resp_glob <= 1'b0;
|
|
||||||
end
|
end
|
||||||
end
|
end
|
||||||
end
|
end
|
||||||
@@ -887,33 +985,28 @@ module e320_core #(
|
|||||||
end
|
end
|
||||||
endgenerate
|
endgenerate
|
||||||
|
|
||||||
// Regport Mux for response
|
|
||||||
regport_resp_mux #(
|
|
||||||
.WIDTH (32),
|
|
||||||
.NUM_SLAVES (2)
|
|
||||||
) reg_resp_mux_i (
|
|
||||||
.clk(bus_clk), .reset(bus_rst),
|
|
||||||
.sla_rd_resp({reg_rd_resp_tk, reg_rd_resp_glob}),
|
|
||||||
.sla_rd_data({reg_rd_data_tk, reg_rd_data_glob}),
|
|
||||||
.mst_rd_resp(reg_rd_resp), .mst_rd_data(reg_rd_data)
|
|
||||||
);
|
|
||||||
|
|
||||||
|
/////////////////////////////////////////////////////////////////////////////
|
||||||
|
//
|
||||||
// Timekeeper
|
// Timekeeper
|
||||||
|
//
|
||||||
|
/////////////////////////////////////////////////////////////////////////////
|
||||||
|
|
||||||
wire [63:0] radio_time;
|
wire [63:0] radio_time;
|
||||||
|
|
||||||
timekeeper #(
|
timekeeper #(
|
||||||
.BASE_ADDR (REG_BASE_TIMEKEEPER),
|
.BASE_ADDR (0), // ctrlport_decoder removes the base offset
|
||||||
.TIME_INCREMENT (1'b1)
|
.TIME_INCREMENT (1'b1)
|
||||||
) timekeeper_i (
|
) timekeeper_i (
|
||||||
.tb_clk (radio_clk),
|
.tb_clk (radio_clk),
|
||||||
.tb_rst (radio_rst),
|
.tb_rst (radio_rst),
|
||||||
.s_ctrlport_clk (bus_clk),
|
.s_ctrlport_clk (bus_clk),
|
||||||
.s_ctrlport_req_wr (reg_wr_req),
|
.s_ctrlport_req_wr (cp_tk_req_wr),
|
||||||
.s_ctrlport_req_rd (reg_rd_req),
|
.s_ctrlport_req_rd (cp_tk_req_rd),
|
||||||
.s_ctrlport_req_addr (reg_wr_req ? reg_wr_addr: reg_rd_addr),
|
.s_ctrlport_req_addr (cp_tk_req_addr),
|
||||||
.s_ctrlport_req_data (reg_wr_data),
|
.s_ctrlport_req_data (cp_tk_req_data),
|
||||||
.s_ctrlport_resp_ack (reg_rd_resp_tk),
|
.s_ctrlport_resp_ack (cp_tk_resp_ack),
|
||||||
.s_ctrlport_resp_data (reg_rd_data_tk),
|
.s_ctrlport_resp_data (cp_tk_resp_data),
|
||||||
.sample_rx_stb (rx_stb[0]),
|
.sample_rx_stb (rx_stb[0]),
|
||||||
.pps (pps_radioclk),
|
.pps (pps_radioclk),
|
||||||
.tb_timestamp (radio_time),
|
.tb_timestamp (radio_time),
|
||||||
|
|||||||
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